A blind calibration scheme for switched-capacitor pipeline analog-to-digital converters.
| dc.contributor.advisor | Abusleme Hoffman, Ángel Christian | |
| dc.contributor.author | Bozzo Jiménez, Juan Andrés | |
| dc.contributor.other | Pontificia Universidad Católica de Chile. Escuela de Ingeniería | |
| dc.date.accessioned | 2020-03-30T16:39:42Z | |
| dc.date.available | 2020-03-30T16:39:42Z | |
| dc.date.issued | 2020 | |
| dc.description | Tesis (Master of Science in Engineering)--Pontificia Universidad Católica de Chile, 2020 | |
| dc.description.abstract | Este trabajo presenta un nuevo esquema de calibración para conversores de datos análogoa- digital (ADC). La calibración en foreground está diseñada para auto-calibrar un ADC pipeline de capacitores conmutados. La calibración estima los parámetros eléctricos del ADC; los capacitores de las etapas pipeline, referencias de voltaje y pérdida de carga debido a ganancia finita de los amplificadores. La estimación es usada para compensar digitalmente errores en la conversión durante la operación normal del ADC. Para realizar la estimación de parámetros, el algoritmo de calibración se basa en la instanciación de conversores ΔΕ en la interfaz entre etapas pipeline reorganizando los componentes eléctricos de las etapas pipeline. Diferentes configuraciones pueden ser probadas usando señales de entrada auto-generadas, lo que permite al algoritmo inferir los parámetros eléctricos subyacentes. La calibración es realizada por la misma circuitería que opera durante el funcionamiento normal del conversor y no requiere de un circuito o voltaje que actúe como tierra real. Sin embargo depende de los voltajes the threshold de los sub-ADCs de las etapas pipeline, haciéndolo inadecuado para ciruitos donde el error de los sub-ADCs es dominante. El comportamiento de un número de ADCs de 10 bits con una ENOB de 6.3 bits fue simulado y una mejora en resolución entre 2.5 bits para el mejor caso y 1 bit para el peor fue observada. | |
| dc.format.extent | xii, 62 páginas | |
| dc.identifier.doi | 10.7764/tesisUC/ING/28644 | |
| dc.identifier.uri | https://doi.org/10.7764/tesisUC/ING/28644 | |
| dc.identifier.uri | https://repositorio.uc.cl/handle/11534/28644 | |
| dc.language.iso | en | |
| dc.nota.acceso | Contenido completo | |
| dc.rights | acceso abierto | |
| dc.subject.ddc | 621.3815322 | |
| dc.subject.dewey | Ingeniería | es_ES |
| dc.subject.other | Convertidores de corriente eléctrica | es_ES |
| dc.subject.other | Sistemas eléctricos de potencia | es_ES |
| dc.subject.other | Circuitos integrados digitales | es_ES |
| dc.title | A blind calibration scheme for switched-capacitor pipeline analog-to-digital converters. | es_ES |
| dc.type | tesis de maestría | |
| sipa.codpersvinculados | 2698 |