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A blind calibration scheme for switched-capacitor pipeline analog-to-digital converters.
(2020) Bozzo Jiménez, Juan Andrés; Abusleme Hoffman, Ángel Christian; Pontificia Universidad Católica de Chile. Escuela de Ingeniería
Este trabajo presenta un nuevo esquema de calibración para conversores de datos análogoa- digital (ADC). La calibración en foreground está diseñada para auto-calibrar un ADC pipeline de capacitores conmutados. La calibración estima los parámetros eléctricos del ADC; los capacitores de las etapas pipeline, referencias de voltaje y pérdida de carga debido a ganancia finita de los amplificadores. La estimación es usada para compensar digitalmente errores en la conversión durante la operación normal del ADC. Para realizar la estimación de parámetros, el algoritmo de calibración se basa en la instanciación de conversores ΔΕ en la interfaz entre etapas pipeline reorganizando los componentes eléctricos de las etapas pipeline. Diferentes configuraciones pueden ser probadas usando señales de entrada auto-generadas, lo que permite al algoritmo inferir los parámetros eléctricos subyacentes. La calibración es realizada por la misma circuitería que opera durante el funcionamiento normal del conversor y no requiere de un circuito o voltaje que actúe como tierra real. Sin embargo depende de los voltajes the threshold de los sub-ADCs de las etapas pipeline, haciéndolo inadecuado para ciruitos donde el error de los sub-ADCs es dominante. El comportamiento de un número de ADCs de 10 bits con una ENOB de 6.3 bits fue simulado y una mejora en resolución entre 2.5 bits para el mejor caso y 1 bit para el peor fue observada.
A radiation-tolerant, 1 GSPS switched capacitor array for a particle physics experiment
(2022) Campeny, Agustín; Abusleme Hoffman, Ángel Christian; Kuleshov, Sergey; Pontificia Universidad Católica de Chile. Escuela de Ingeniería
En la medida que los experimentos de física de partículas se han vuelto más complejos y ambiciosos durante los últimos años, con ejemplos como el Large Hadron Collider (LHC) or the Jiangmen Underground Neutrino Observatory (JUNO), estos han involucrado un mayor número de canales de detectores de partículas a ser adquiridos. Mientras que los circuitos Conversores Análogo-a-Digital (ADC) han sido la elección obvia cuando se trata de adquisición de datos, con un gran número de arquitecturas y alternativas comerciales disponibles, estos no son siempre la mejor solución en aplicaciones de señales pulsadas rápidas con un gran número de canales. Los circuitos de memoria analógica tienen la función de “estiramiento temporal” de pulsos individuales, que pueden luego ser adquiridas por un ADC más lento, ofreciendo un mejor desempeño, eficiencia de potencia y costo reducido comparado con una adquisición en tiempo real con un ADC rápido individual. El proyecto Charge Monitoring Board (CMB) para el espectrómetro de muones del experimento ATLAS en CERN tiene la función de monitorear alrededor de 40.000 canales de detectores Thin Gap Chamber contra variaciones en su nivel base, que se espera que ocurran en la actualización de alta luminosidad del LHC. Esta tesis presenta el diseño e implementación de una nueva topología de un circuito integrado de memoria analógica de arreglo de capacitores conmutados (SCA) como un dispositivo de adquisición para las CMBs, propuesta con una alternativa de baja potencia a soluciones comerciales como el chip DRS4. Simulaciones de la implementación muestran resultados prometedores con respecto a la tasa de muestreo y el consumo de potencia, y entregan una buena intuición sobre posibles optimizaciones sobre excursión de voltaje y resolución para un diseño futuro.
ASIC multicanal con control de ganancia para la lectura de detectores SiPM
(2021) Barraza Altamirano, Renzo; Abusleme Hoffman, Ángel Christian; Pontificia Universidad Católica de Chile. Escuela de Ingeniería
El presente documento de tesis expone los resultados del diseño y envío a fabricar de un ASIC (application specific integrated circuit) capaz de leer señales generadas por detectores SiPM/MPPC en un rango que va desde 1 pixel hasta 3000 pixeles activados. Además el circuito posee la capacidad de alterar de forma fina la ganancia del sensor que se encuentra leyendo, de modo que el usuario puede corregir discrepancias en las ganancias de varios detectores conectados al mismo tiempo. A partir de las simulaciones post layout de chip, se concluye que el circuito cumple los requerimientos para los que fue diseñado. Además es capaz de manejar detectores de capacitancias que varíen en varios cientos de pF. Se espera que en el futuro el circuito diseñado pueda ser probado con detectores reales y luego ser usado en experimentos de física de partículas que requieran la lectura de fotomultiplicadores de silicio.
CMOS techniques in integrated circuits for particle physics experiments
(2013) Álvarez Fontecilla, Enrique; Abusleme Hoffman, Ángel Christian; Pontificia Universidad Católica de Chile. Escuela de Ingeniería
La Física de Partículas es la rama de la física que estudia las partículas fundamentales subatómicas y sus propiedades. Las principales herramientas utilizadas por los físicos de partículas son los aceleradores de partículas, los cuales cuentan con sistemas de detectores de múltiples canales alrededor del punto donde ocurre la colisión. El Colisionador Lineal Internacional (ILC) es un colisionador de la próxima generación de 31 kilometros de largo que colisionará grupos de electrones y positrones a 500 GeV. Ubicado en la región delantera del ILC se encuentra el BeamCal, un calorímetro altamente segmentado. Las especificaciones del BeamCal para tolerancia a la radiación, ruido, señal de carga, tasa de pulsos y ocupación plantean desafíos únicos para el sistema de instrumentación.
Discrete-time noise filtering for pulse-processing in particle physics experiments.
(2014) Ávila Gárate, Diego; Abusleme Hoffman, Ángel Christian; Pontificia Universidad Católica de Chile. Escuela de Ingeniería
La Física de Partículas es la rama de la física que estudia las constituyentes fundamentales de la materia y la radiación, y sus interacciones mutuas. Las principales herramientas utilizadas por los físicos de partículas son los aceleradores de partículas, los cuales usan campos electromagnéticos para acelerar partículas cargadas a velocidades relativistas, para después hacerlas colisionar dentro de detectores. El Colisionador Lineal Internacional (ILC) es un acelerador de partículas lineal de la próxima generación de 31 kilómetros de largo que colisionará grupos de electrones y positrones a 500 GeV. Ubicado en la región delantera del ILC se encuentra el BeamCal, un calorímetro altamente segmentado. Las especificaciones del BeamCal para tolerancia a la radiación, ruido, señal de carga, tasa de pulsos y ocupación plantean desafíos únicos para el sistema de instrumentación. Enmarcado en el diseño, integración y prueba de Bean IC, un circuito integrado de aplicación específica (ASIC, por su sigla en inglés) de cinco canales para satisfacer las necesidades de instrumentación del BeamCal, esta tesis presenta: el desarrollo de un nuevo marco matemático para el análisis orientado al diseño de filtros de tiempo discreto; y el diseño e implementación de un filtro de capacitores conmutados para la síntesis de funciones de peso arbitraria que será incluido en Bean IC, el cual busca aprovechar al máximo el marco matemático propuesto.
Estudio, diseño e implementación de un driver de reloj para CCDS utilizando la fuente de corriente de Howland mejorada
(2016) Cancino Vera, Braulio Javier; Abusleme Hoffman, Ángel Christian; Pontificia Universidad Católica de Chile. Escuela de Ingeniería
Los detectores CCD son dispositivos ampliamente utilizados en la astronomía que cumplen la función de generar carga eléctrica medible a partir de fotones. El proceso de lectura de los CCDs implica una etapa de transferencia de carga, la cual traslada la carga recolectada en cada pixel hacia los amplificadores de salida. Este proceso se realiza mediante la variación del voltaje aplicado a los electrodos de cada pixel del detector. Parámetros de las señales de lectura tales como la excursión de voltaje, tiempos de subida/bajada y tasa de subida/bajada, se relacionan en forma directa con el desempeño del proceso de transferencia de carga. Si consideramos la naturaleza capacitiva de los pixeles del CCD, los drivers de generación de señales de lectura existentes no son eficaces, debido a que el control de la forma de onda se realiza mediante un amplificador de voltaje. Esta arquitectura de control no permite establecer con precisión la tasa de subida/bajada de la señal de voltaje, ya que su establecimiento siempre respetará la respuesta dinámica del amplificador. Este trabajo estudia y propone el uso de la fuente de corriente de Howland mejorada para generar las señales de reloj para la lectura de los CCDs. Esta idea aprovecha la característica capacitiva de los pixeles del CCD, lo que permite establecer con precisión la tasa de subida/bajada de las señales de lectura, y en consecuencia, mejorar el desempeño del proceso de transferencia de carga.
Ferroelectric memory and architecture for deep neural network training in resistive crossbar arrays.
(2019) Alessandri Amenábar, Cristóbal; Abusleme Hoffman, Ángel Christian; Guzmán Carmine, Christian Dani; Seabaugh, Alan Carter; Pontificia Universidad Católica de Chile. Escuela de Ingeniería
Las redes neuronales profundas (DNN, por sus siglas en inglés) pueden realizar tareas cognitivas como el reconocimiento de voz y la detección de objetos con alta precisión. Sin embargo, el costo computacional para realizar tareas de inferencia con DNNs es un desafío para las aplicaciones móviles, mientras que el tiempo y la energía necesarios para entrenar los modelos pueden ser prohibitivos incluso en grandes centros de datos. El costo computacional de las redes neuronales profundas está dominado por multiplicaciones y acceso a memoria. Por esta razón, se ha propuesto utilizar matrices de elementos resistivos para minimizar el movimiento de datos y realizar multiplicaciones de manera eficiente en el dominio analógico. Uno de los principales desafíos de estas arquitecturas es la resolución limitada y la no linealidad de las memorias resistivas disponibles en la actualidad. En esta tesis, esta limitación se aborda de dos maneras: desarrollando un modelo para diseñar y optimizar memorias multiniveles basadas en materiales ferroeléctricos, y diseñando una arquitectura para mitigar las limitaciones de matrices resistivas para el entrenamiento de DNNs. Primero, se estudian los dispositivos ferroeléctricos para implementar memorias multinivel. Los ferroeléctricos son materiales cerámicos que pueden tener dos estados de polarización no volátiles. En su forma policristalina, estos materiales se componen de una multitud de granos con estados de polarización independientes, lo que permite memorias densas, no volátiles y multinivel compatibles con los procesos estándar de fabricación de semiconductores. Sin embargo, modelar la dinámica de los ferroeléctricos policristalinos es un desafío debido a las variaciones estadísticas en la composición de sus granos. Para este propósito, se desarrolló un modelo para extraer las propiedades estadísticas de un ferroeléctrico y una simulación de Monte Carlo que puede describir y predecir su dinámica de polarización y variabilidad. Este modelo proporciona las herramientas para caracterizar y optimizar materiales ferroeléctricos, y para diseñar y evaluar dispositivos, circuitos y arquitecturas para redes neuronales y otras aplicaciones. En segundo lugar, se presentan mejoras en la arquitectura para entrenar modelos de redes neuronales en matrices resistivas. Se propone y evalúa un esquema preciso para la actualización de pesos en paralelo en una matriz resistiva. Al utilizar señales de ancho de pulso y modulación en frecuencia, el valor de los elementos resistivos puede actualizarse en paralelo con mayor precisión que las técnicas existentes basadas en la multiplicación estocástica. Este esquema produce una multiplicación con redondeo estocástico, que es óptimo para entrenar redes neuronales con resolución limitada. Finalmente, se estudia el mapeo de modelos de redes neuronales a hardware con pesos no negativos. Para analizar diferentes esquemas de mapeo, una multiplicación general de matrices se descompone en una multiplicación de matrices con elementos no negativos realizados en una matriz resistiva, seguida de un conjunto limitado de operaciones de suma y resta descritas por una matriz de conexiones. Las condiciones matemáticas para la existencia de esta descomposición se derivan y aplican a modelos de redes neuronales. Sobre la base de este análisis, se diseña un esquema de mapeo eficiente, que mitiga el efecto de la no linealidad y la resolución limitada de los elementos resistivos. Estas arquitecturas se evalúan con simulaciones implementadas en MATLAB y mediante la extensión del software de código abierto Keras para incorporar elementos de peso no ideal y la descomposición de la matriz de conexiones.
Functional oxide-based electronics for logic, memory, and RF applications
(2021) Gómez Mir, Jorge Tomás; Abusleme Hoffman, Ángel Christian; Datta, Suman; Pontificia Universidad Católica de Chile. Escuela de Ingeniería
Moore’s law, which aims to double the number of transistors in the same area every 18 months, has been in full swing over the last 60 years. Almost every highperformance chip company considered moving to the next available technology node as a primary way to maximize value, however, with Moore’s law slowing down, it is necessary to seek different strategies more closely aligned with the needs of each application. Without the expected device performance boost every 18 months, industries have started to look closely at each step in the production chain providing many opportunities to improve performance aside from of simply reducing the scale of transistors. This work explores and optimizes oxide-based emerging devices for logic, memory, neuromorphic computing and high frequency applications. We performed electrical characterization of several devices and developed high-fidelity, compact circuit-level models. These models bridge the different levels of the supply chain allowing us to exploit the performance of these novel devices for specific applications. For instance, for logic applications we modeled, built, and tested doped-Hafnium Dioxide based ferroelectric field effect transistors (FeFET). We then utilized these experimentally calibrated compact models to explore the phenomenon of Negative Capacitance (NC). This phenomenon can be harnessed to provide a boost in logic transistor performance. We also proposed and experimentally demonstrated the utilization of an amorphous semiconductor oxide channel transistor using a Tungstendoped Indium Oxide transistor. This transistor provides ultra-low leakage and is back-end-of-line (BEOL) compatible. Using these devices, we modeled, built, and tested a BEOL compatible embedded DRAM (eDRAM) with ultra-long refresh time.
Optimal scintillation time estimation through analog filters
(2023) Amoedo Nores, Gonzalo; Guesalaga Meissner, Andrés; Abusleme Hoffman, Ángel Christian; Pontificia Universidad Católica de Chile. Escuela de Ingeniería
Scintillator crystals are a widespread solution for detecting high-energy radiation. These crystals spread the energy of the particle over time, which fundamentally limits the time resolution that can be obtained. This is relevant for applications requiring good time resolution, such as ToF-PET, which is currently aiming at resolutions in the order tens of picoseconds, and low energy measurements, where the limit is further degraded. The most common approach to measure scintillation time is leading-edge discrimination (LED), which performs better than other time measurement techniques because of the high variability of the measured waveforms, while more complex approaches using digital signal processing only present small improvements. In this work, an alternative detection technique is presented, by showing that a multi-variate MLE, which considers the shape and amplitude of the distribution, can be performed by feeding the output current of a SiPM to a filter, whose output is proportional to the log-probability of the scintillation time under a given distribution. It is shown that said filter can be implemented as an analog, passive pulse-shaper on a typical SiPM readout front-end, and the optimal estimation is made by evaluating a combined estimator of the time and amplitude of the maximum of the response. It is shown through a custom simulation that the proposed method gives an estimate independent of both energy and waveform variations, but has a slightly reduced resolution with respect to LED, so its convenience should be tested for each particular application.
Passive reference-sharing SAR ADC for ultra low power applications
(2016) Jara Toro, Matías; Abusleme Hoffman, Ángel Christian; Pontificia Universidad Católica de Chile. Escuela de Ingeniería
La compartición pasiva de referencia (PRS) es una reciente topología para conversores análogo-digital (ADC) de registro de aproximaciones sucesivas (SAR) que emplea capacitores de igual tamaño para el arreglo del conversor digital-análogo (DAC). Esta caracteríistica permite utilizar áreas menores de silicio y operar con una gran eficiencia energética en conversores de resolución media. En este trabajo se presenta un completo estudio del PRS SAR ADC, analizando su espacio de diseño y los límites del desempeño. Basado en este análisis, se propone e implementa un diseño óptimo para un ADC de 8 bits utilizando un proceso tecnológico de 0.13 \03BCm, con una superficie total de 0.024 mm2. Resultados de simulaciones reportan una cifra de mérito (FOM) de 35.4 fJ/conv-step, un número efectivo de bits (ENOB) de 7.32 bits y un consumo total de 11.78 \03BCW empleando una frecuencia de muestro de 2.08 MS/s. Estas cifras hacen que el conversor de datos propuesto sea apto para su uso en aplicaciones de bajo consumo de potencia, tales como redes de sensores inalámbricos y dispositivos biomédicos. Por último, un chip fue enviado a fabricar para medir el desempeño real del conversor propuesto.
Slice-based analog design and its application to particle physics instrumentation
(2021) Walker Galdames, Pablo; Abusleme Hoffman, Ángel Christian; Ochoa-Ricoux, Juan Pedro; Pontificia Universidad Católica de Chile. Escuela de Ingeniería
Los avances durante las últimas décadas en la automatización del diseño electrónico (EDA) para el diseño de circuitos integrados digitales, han llevado al desarrollo de un conjunto de herramientas y metodologías robustas que automatizan casi todas las etapas de bajo nivel en el flujo de diseño digital. En contraste, el diseño de circuitos integrados analógicos sigue siendo un proceso hecho mayormente a mano, que requiere mucho tiempo y conocimientos. La cantidad de iteraciones de diseño puede reducirse con el uso de tablas de valores realistas mediante la técnica de diseño gm/ID, sin embargo, el proceso sigue siendo lento y propenso a errores, con un resultado final de aplicabilidad limitada mas allá del alcance de las especificaciones iniciales. La metodología de diseño basado en slices, introducida por primera vez en esta tesis, es un nuevo enfoque para el diseño de circuitos integrados analógicos, adecuado para la implementación en herramientas EDA, que tiene como objetivo ayudar a reducir la cantidad de tiempo y conocimiento requerido por el usuario. Esta metodología, inspirada en la técnica de diseño gm/ID, se basa en el uso de celdas de circuito pre-diseñadas, que pueden ser conectar en paralelo para escalar medidas de desempeño importantes. Esta tesis sirve como una exploración práctica de la metodología de diseño basada en slices. Dada la dificultad de evaluar la aplicabilidad y practicalidad de la metodología de diseño propuesta a una topología de circuito arbitraria, se decidió limitar el alcance del análisis a una aplicación objetivo en particular: amplificadores sensibles a la carga (CSA) de bajo ruido utilizados en instrumentación para experimentos de física de partículas. En este contexto, un circuito integrado de aplicación específica (ASIC) custom fue diseñado, fabricado y probado, que incluye un CSA disenado con la técnica basada en slices, para evaluar consideraciones prácticas de diseño y medir el desempeño real del circuito.

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